بررسی و شبیه سازی تاثیر میزان غلظت ناخالصی زیرلایه بر زمان تاخیر کلیدزنی در ترانزیستورهای اثر میدان UTBB 22nm سیلیکون روی عایق دولایه

در این مقاله ابتدا ساختار ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق دو لایه را بررسی می کنیم. اهمیت محاسبه زمان تاخیر برای ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق در آنجا دیده می شود که علی رغم فواید بایاس مستقیم زیرلایه  همیشه نمی توان به زیرلایه بایاس مستقیم اعمال کرد و برای داشتن مصالحه بین سرعت و نشتی لازم است ابتدا زیرلایه در حالت بدون بایاس باشد تا میزان نشتی ثابت بماند سپس بایاس مستقیم را برای داشتن حداکثر سرعت ترانزیستور اعمال کرد. سرعت کلیدزنی این عمل باید بسیار زیاد باشد. زمان تاخیر ترانزیستور در کلیدزنی ولتاژ زیرلایه متاثر از میزان ناخالصی زیرلایه است و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تاخیر کمتر خواهد بود. به نحوی که برای غلظت زیر لایه برابر1015 زمان تاخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 1018 این زمان به 0.03 نانوثانیه کاهش می یابد. درنتیجه غلظت زیرلایه بر زمان روشن شدن ترانزیستور اثر دارد و باید به عنوان یک فاکتور مهم در طراحی مدار لحاظ گردد، چراکه وقتی ترانزیستور به حالت پایدار برسد، زمان تاخیر می تواند باعث ایجاد نویز و جیتر در سیگنال خروجی مدارات دیجیتال شود.