تحلیل تاثیر تغییرات معماری FIN ها بر جریان Drain ترانزیستور FINFET و بر متوسط توان مصرفی و تاخیر انتشاری در تمام جمع کننده ی CMOS-آمیخته

در این مقاله، مدارتمام جمع کننده، باسبک منطقی CMOS آمیخته مطرح شده است که ترکیبی از ترانزیستورهای عبور و گیت های انتقال و ترانزیستورهای نوعN وP می باشد. برای طراحی مدار تمام جمع کننده از ترانزیستورهایFINFET، مدل BSIM-CMG، دو-گیتی و ساختار FINFETرویBulk و طولGate 16 نانومتر استفاده خواهیم کرد و برای شبیه سازی از HSPICEاستفاده می کنیم. با توجه به ساختار و معماری ترانزیستورهایFINFET، تاثیر تغییرات در ضخامت و ارتفاع وتعداد FIN بر روی جریان Drain ترانزیستورFINFET و پارامترهای خروجی تمام جمع کننده مانند تاخیرانتشاری و متوسط توان مصرفی تمام جمع کننده و همچنین تاثیر تغییرات در فرکانس ورودی ها مورد بررسی قرارمی گیرد. مطابق نتایج شبیه سازی با افزایش ارتفاع وضخامت وتعدادFIN، جریان DrainترانزیستورFINFET و توان مصرفی تمام جمع کننده افزایش پیدا می کند و تاخیرانشاری تمام جمع کننده کاهش پیدا می کند و بلعکس. و همچنین با افزایش فرکانس کاری، توان مصرفی تمام جمع کننده افزایش پیدا می کند.