طراحی مدار دیجیتال فوق کم توان برای دریافت و کدگشایی سیگنال فعالسازی گره های بیسیم در فناوری اینترنت اشیا

در این مقاله ساختاری جدید از آدرس دیکودرها (Address Decoder) بر مبنای فلیپ فلاپ (Flip Flop) برای بخش بیدارکننده سخت افزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کم توان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کم توان بوده و در سیستم هایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. به منظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدار های مقایسه گر و فعال گر و طراحی حالت خواب برای فلیپ فلاپ ها استفاده شده است و میزان تاخیر فعال شدن فلیپ فلاپ ها جهت محاسبه تاخیر در پاسخ دهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفت ها بررسی می شود. شبیه سازی ساختارهای پیشنهادی بر اساس فناوری nm CMOS 32 با ابزار شبیه سازی Hspice نشان می دهد که در ساختارهایی با طول آدرس 64 بیت و نرخ داده ورودی 100 کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از 90% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش گیرنده ی مخابراتی از کارهای مشابه کاهش 50% از توان مصرفی سیستم بیدارکننده را گزارش می دهد.