کاهش نرخ خطای نرم چندگانه مدارهای ترکیبی مبتنی بر اندازه گذاری دروازه ها بر مبنای پارامتر حساسیت

یکی از مهم ترین چالش ها برای سیستم های دیجیتال در مقیاس نانو، کاهش قابلیت اطمینان ناشی از افزایش نرخ خطای نرم این سیستم ها می باشد. با رسیدن ابعاد تکنولوژی CMOS به مقیاس نانو، نرخ خطای گذرای چندتایی ناشی از برخورد یک ذره پرانرژی به سطح تراشه ها بیش از نرخ خطای گذرای تک رخدادی خواهد بود. بنابراین، در فرآیند طراحی این سیستم ها، تکنیک های بهینه سازی باید به صورت آگاه از خطاهای گذرای چندتایی انتخاب شوند. در این مقاله، چارچوبی جدید برای بهبود تحمل پذیری مدارهای ترکیبی در برابر خطاهای چندتایی ارائه شده است. در این چارچوب، با اندازه گذاری مجدد دروازه های حساس، پوشش الکتریکی این دروازه ها افزایش داده شده است و از این طریق، نرخ خطای نرم چندتایی مدارهای ترکیبی بهبود یافته است. نتایج به دست آمده از آزمایش های تجربی بر روی مدارهای محک ISCAS’85 نشان می دهد که اندازه گذاری مجدد دروازه ها در حضور همزمان گذارهای چندرخدادی و تک رخدادی با استفاده از چارچوب پیشنهادی، موجب بهبود 4X نرخ خطای نرم مدار در مقایسه با پیش از اندازه گذاری دروازه های مدار و همچنین بهبود 2X نرخ خطای نرم مدار در مقایسه با زمانی خواهد بود که اندازه گذاری دروازه ها تنها در حضور گذارهای تک رخدادی انجام می گیرد؛ درحالی که سربار مساحت ناشی از دو روش یکسان می باشد.