به جمع مشترکان مگیران بپیوندید!

تنها با پرداخت 70 هزارتومان حق اشتراک سالانه به متن مقالات دسترسی داشته باشید و 100 مقاله را بدون هزینه دیگری دریافت کنید.

برای پرداخت حق اشتراک اگر عضو هستید وارد شوید در غیر این صورت حساب کاربری جدید ایجاد کنید

عضویت

جستجوی مقالات مرتبط با کلیدواژه « decoder » در نشریات گروه « برق »

تکرار جستجوی کلیدواژه « decoder » در نشریات گروه « فنی و مهندسی »
  • B. Kumar Bhoi, N. Kumar Misra *, P. Bharti
    The goal of Very Large Scale Integration (VLSI) over the past several decades has been the miniaturisation of chip size, along with increased computing speed and decreased power consumption. Miniaturization of size, high computing speed, and low power consumption does not appear to be able to meet the demand of consumers at this time. Quantum dot cellular automata is a more promising methodology that has the potential to optimise power, speed, and area at the nano-computing scale. In the field of nanocomputing, combinational circuit design has seen a significant amount of research and development effort. This article presents a comprehensive review as well as a proposed design of a decoder that has an accurate clocking mechanism and the best design. In terms of cell count, total area, cell area, area coverage, latency, QCA cost, and quantum cost, the novel 2-to-4 decoder achieves values of 87, 0.10, 0.0281, 28.1, 2.5, 0.625, 0.25, which is better than the prior work. Comparing the 2-to-4 decoder design to a standard design, the improvement is 72.64 %, 80 %, 72.71 %, 28.1 %, 64.28 %, 97,44 and 92.85 % in cell count, total area, cell area, area coverage, latency, QCA cost, and Quantum cost, respectively.
    Keywords: QCA, Decoder, Arithmetic circuit, Majority gate, Nanoelectronics, nanometer-scale, Nanostructures, Devices}
  • Nagarjuna Telagam, Nehru Kandasamy
    The semiconductor circuits dissipate energy in the form of binary digits. This dissipation of energy is in the form of power consumption. ALU is complex circuit and is one of many components within CPU. It performs mathematical and bitwise operations. This paper proposes a new low power 8 bit ALU digital circuit for nano scale regions. The proposed ALU has two 4x1 data selectors, 2x4 decoder and an adder circuit as sub modules. The output of 2x4 decoder is connected to 3 input NAND, AND, OR, XOR gates. The low power adder and multiplexer are proposed and it is used for ALU design. With the help of selection lines of multiplexer, the conventional operations of ALU such as logical operations are performed. This proposed ALU caters the need of digital signal processing tools. Present ALU structure is simulated in Linux Computer using Cadence Virtuoso software and implemented in 180nm technology. The proposed ALU has delay of 386.0ps and average power of 677.2uW. The power delay product shows 65.58 % improvement when compared to the conventional 8-bit ALU design.
    Keywords: HDL, FPGA, ALU, DECODER, DATA SELECTOR, CMOS, FINFET, POWER, AREA, SPEED}
  • سعیده نبی پور، جواد جاویدان *، غلامرضا زارع فتین
    کاهش ابعاد ترانزیستورها در نسل جدید حافظه های فلش و رهسپار شدن آن ها به سمت حوزه های طراحی نانومتر منجر به عدم صحت در برنامه ریزی و پاک کردن اطلاعات در این طراحی ها شده؛ درنتیجه قابلیت اطمینان در ذخیره سازی اطلاعات به چالشی مهم در ساختار این نوع حافظه ها تبدیل شده است. جهت مقابله با چنین چالشی در کنترل کننده این نوع از حافظه ها از کدهای تصحیح خطا ی BCH استفاده می شود. دو نکته اساسی در فرآیند دیکدینگ کد BCH عبارت اند از: میزان تاخیر در فرآیند تصحیح خطا و حجم سخت افزاری هر یک از زیر بلوک ها. در این مقاله جهت افزایش سرعت در فرآیند تصحیح خطا و نیز افزایش راندمان مدار دیکدر، روشی موثر مبتنی بر معماری موازی برای زیر بلوک های دیکدر BCH و همچنین استفاده از تکنیک خط لوله پیشنهاد شده است. از طرف دیگر راه حل پیشنهادی جهت کاهش حجم سخت افزار بلوک دیکدر BCH، استفاده از الگوریتم اشتراک گذاری XORها جهت حذف گیت های تکراری در بلوک Chien search است. دیکدر پیشنهادشده توسط زبان توصیف سخت افزار VHDL شبیه سازی و سپس با استفاده از نرم افزار Xilinx ISE سنتز شده است. نتایج شبیه سازی ها نشان می دهند که الگوریتم پیشنهادی در مقایسه با روش های مشابه ضمن کاهش زمان فرآیند تصحیح خطا، توانسته است کاهش چشم گیری در حجم سخت افزاری بلوک دیکدر BCH داشته باشد.
    کلیدواژه ها
    واژه های کلیدی:
    کلید واژگان: بلوک اینکدر و دیکدر BCH, حافظه ی NAND flash, قابلیت اطمینان, کدهای تصحیح خطا, کد BCH}
    S. Nabipour, J.D. Javidan *, G.R. Zare Fatin
    The shrinking of transistor dimensions and migration to nanometer region have increased the data storage errors in new generations of flash memories. Therefore, the reliability of data storage is an important challenge in the structure of these memories. In order to confront with this challenge, BCH error correction codes are utilized in the controller of these memories. There are two important points in the optimization process of a BCH decoder: speeding up the computation and reducing the hardware complexity. To speed up the decoding process, a parallel architecture is utilized for various building blocks. A Pipeline scheme is also adopted in BCH decoder to increase the throughput. To implement this parallel BCH decoder in an area-efficient manner, an iterative matching scheme is proposed to reduce the Chien search hardware complexity by reducing the number of XOR gates through removing the duplicate gates and sharing the remaining ones. The proposed decoder along with BCH encoder have been implemented in VHDL hardware definition language and synthesized in Xilinx ISE. The proposed decoder has been implemented in VHDL hardware definition language and synthesized in Xilinx ISE. The simulation results show that the proposed algorithm could reduce the decoding time and hardware complexity .
    Keywords: BCH encoder, decoder, NAND flash memory, reliability, error correction code, BCH code}
  • محمد رحمانیان، احمد حاتم، محمدعلی شفیعیان*
    عمل فشرده سازی ویدیو با بهره گیری از افزونگی زمانی و فضایی موجود در رشته ویدیو انجام می گیرد. این افزونگی ها را می توان به ترتیب با اعمال یک تبدیل، تخمین و جبران سازی حرکت و کوانتیزاسیون به گونه ای کارآمد جبران سازی نمود. استانداردهای موجود برای فشرده سازی ویدیو مانند MPEG مبتنی بر تبدیل کسینوسی بلوکی می باشند که در آن تصویر ورودی باید به صورت بلوک هایی درآید. بنابراین همبستگی در عرض مرزهای بلوک حذف نشده و این امر منجر به مقدار قابل توجهی نویز بلوکی می گردد. با استفاده از تبدیل موجک می توان بر این پدیده غلبه نمود. اما چنین الگوی فشرده سازی از نظر زمان اجرا کمی کند است و برای غلبه بر این مشکل نیز از تبدیل موجک چندسطحی استفاده می شود. در واقع استفاده از تبدیل موجک باعث می شود که عمل تجزیه نمودن بر روی بعد زمان نیز علاوه بر بعد مکانی صورت گیرد. هدف از این مقاله دستیابی به یک الگوریتم فشرده سازی سریع تر و با نرخ فشرده سازی بالاتر می باشد. برای این منظور یک الگوریتم فشرده سازی ویدیو مبتنی بر تبدیل ویولت سه سطحی معرفی و شبیه سازی شده است. برای انجام عمل پیش گویی از شبکه عصبی استفاده شده است. نتایج شبیه سازی ها مزایای استفاده از تبدیل موجک را آشکار می کنند. این نتایج نشان می دهندکه الگوریتم پیشنهادی از نظر زمان اجرا سریع تر و از نظر نرخ فشرده سازی کارآیی بهتری نسبت به استاندارد MPEG را از خود نشان می دهد. همچنین ویدیوی نهایی به دست آمده دارای کیفیت دیداری قابل قبولی برای چشم انسان می باشد و به دلیل نیاز به حجم کم حافظه می توان از آن در تجهیزات قابل حمل استفاده نمود.
    کلید واژگان: فشرده سازی ویدیو, تخمین حرکت, جبران سازی حرکت, کدگذار و کدگشای ویدیو, استاندارد MPEG}
    Mohammad Rahmanian, Ahmad Hatam, Mohammad Ali Shafieeian*
    Videos are made up of a temporal sequence of frames and are projected at a proper rate to create the illusion of motion. This means that there exists a high correlation between adjacent temporal frames so that when projected at a proper rate, smooth motion is seen. Correlation between adjacent temporal frames is called interframe correlation. In order to decode compressed video bit stream uniformly by various platforms and devices, the bit stream format must be predefined. Thus, there must be a standard for a video compressor, which will enable all standard-compliant compressed video data to be decoded anywhere. The goal is to propose a new video compression algorithm based on wavelet transform and neural networks. Using wavelet transform leads to factorization in temporal as well as spatial domain. The goal in this paper is to achieve a compression algorithm which would be faster and has more compression ratio. Neural networks are used for prediction which is one of the most important functions in any video compression scheme. Furthermore, the proposed algorithm is compared with MPEG standard. Simulation results show the befits of using wavelet transform which reveal that the proposed algorithm is faster and has better performance in some aspects compared to MPEG standard. The video which obtained from proposed algorithm has acceptable in human visual and since it needs less than space for storing, it is suitable for portable devices.
    Keywords: video compression, motion compensation, motion estimation, video encoder, decoder, MPEG standard}
نکته
  • نتایج بر اساس تاریخ انتشار مرتب شده‌اند.
  • کلیدواژه مورد نظر شما تنها در فیلد کلیدواژگان مقالات جستجو شده‌است. به منظور حذف نتایج غیر مرتبط، جستجو تنها در مقالات مجلاتی انجام شده که با مجله ماخذ هم موضوع هستند.
  • در صورتی که می‌خواهید جستجو را در همه موضوعات و با شرایط دیگر تکرار کنید به صفحه جستجوی پیشرفته مجلات مراجعه کنید.
درخواست پشتیبانی - گزارش اشکال