بهینه سازی حساسیت خط مرجع ولتاژ کم توان با استفاده از ساختار نوین دوطبقه در زیرآستانه

در این مقاله روشی نوین به منظور ارتقاء حساسیت خط ولتاژ مرجع خروجی در مراجع ولتاژ کم توان با ولتاژ تغذیه ی پایین ارائه شده است. در توپولوژی جدید پیشنهادی یک مرجع ولتاژ شکاف انرژی در طبقه ی اول قرارگرفته و با تغذیه ی یک مرجع ولتاژ حرارتی در طبقه ی دوم از ولتاژ خروجی طبقه ی اول سبب می گردد، حساسیت خط به طور چشمگیری بهبود یابد. ساختار ارائه شده نسبت به مدارهای مشابه از حساسیت خط بهتر و در حدود 0. 079 برخوردار می باشد. به کارگیری مدار در ناحیه ی زیر آستانه، طراحی بهینه و حداقل منبع تغذیه ی mV 250 منجر به اتلاف توان pW 36. 2 می گردد که آن را در رده ی مراجع بسیار کم مصرف قرار می دهد. مدار پیشنهادی در تکنولوژی um CMOS 0. 18 شبیه سازی شده و همچنین به منظور ارزیابی در شرایطی نزدیک به واقعیت، اثرات عدم تطابق المان ها و تغییر فرآیند نیز در عملکرد ساختار مورد مطالعه قرارگرفته است.